HDL Code Checking

Statische Analyse des HDL Codes

Vor allem VHDL ist anzumerken, dass die Sprache urspünglich als Beschreibungssprache konzipiert wurde. HDL steht für Hardware Description Language und nicht für Hardware Implementation Language. Durch innovative Synthese Werkzeuge entstanden aber Design Flows, die VHDL und Verilog nicht nur zur Beschreibung, sondern auch zur Implementierung nutzen.

Eines der sich daraus ergebenden Probleme ist, dass sich nicht jede Beschreibung sinnvoll synthetisieren lässt. Reine Compiler sind in der Regel nur in der Lage, syntaktische Fehler zu erkennen. Somit wird schlechte Semantik in der Regel zu spät (während oder nach der Synthese) oder gar nicht erkannt. In der Praxis kann das dazu führen, dass der Entwickler sehr viel Zeit damit verbringt Gründe für ein für ihn nicht nachvollziehbares Verhalten zu finden oder dass im Extremfall das Verhalten der synthetisierten Schaltung vom simulierten Model abweicht.

Statische Analyse Tools (LINT Tools) helfen dabei, HDL Modelle mit schlechtem bzw. ungünstigen Schreibstil direkt beim Kompilieren zu erkennen und den Entwickler rechtzeitig darauf hinzuweisen, dass die Modellierung zu Problemen führen kann. Der Einsatz solcher Werkzeuge führt zu eine höheren Code-Qualität und verbessert den Design Flow. Besonders für Unternehmen, die Ihre Entwicklungsprozesse Zertifizieren wollen, ist ein statisches Anaylsewerkzeug ein wertvoller Beitrag zur Prozessqualität.

In der Praxis kann man zwischen relativ preiswerten Zusatzoptionen (z.B. Lint Optionen in integrierten Entwicklungsumgebungen) und vollständig eigenständigen und konfigurierbaren Werkzeugen wählen, die meist in einem höheren Preissegment angesiedelt sind.

Lint Optionen in ActiveHDL

In integrierten Werkzeugen (hier ActiveHDL) kann man oftmals verschiedene Regelsätze auswählen.